Note: Modelsim Examples 下的 “sc_vlog”

它是一個透過 SystemC  ringbuf.h 去執行 Verilog module 的範例

ringbuf.h 內是宣告繼承所謂的 sc_foreign_module 來執行外部module, 這里是 ringbuf.v

在 run.do 可以看到先將所有 verilog 都compile 然後做 scgenmod -bool ringbuf > ringbuf.h 手動產生 foregin  module 的連結, 這裡的 ringbuf > ringbuf.h 是將 ringbuf 當成參數傳進 ringbuf.h, 這各參數這裡是當成 ringbuf.v 內的 hdl_name 接收, 然後compile test_ringbuf 之後, 去跑 simulation.

算是一個用SystemC寫Test bench 的範例

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