Verilog 設計的注意事項

今天在寫JTAG 的 TAP 時,嗯應該是昨天了,寫的有點亂,一直在想應該 HDL 不是這樣用的,但是因為沒啥經驗值,也想不出啥好方法.。寫的東西也七零八落地。但剛剛外出走走時,突然想到UML、Embedded System與Software Design的關係。而在用Verilog or VHDL 設計硬體時也是注重抽象化(Abstruct)的觀念。
所以好的設計應該也是將演算法,狀態機等與輸入輸出介面分離最後在設計一個 Middle ware 連結,應該有助釐清設計概念與應用UML等工具。對付複雜性的設計才有可能達成。
可能現在專注力不夠了吧,對於以前上萬行的程式都還能控制與處理。但現在對於超過  500 行左右的程式就有點心有餘而力不足了。常常需要 Refactoring 三四次才能得到一個比較好的結果與想要的效果。
 
TAP 應該分為
State, Input/Output setting, ……等等
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